台湾专利TW201317784A 電子設備

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法律状态

优先权

专利摘要:
一種電子設備，包括處理器、按鍵電路、存儲單元、時鐘信號產生電路及保護電路。處理器根據使用者的輸入產生存取信號，按鍵電路用於根據使用者的按壓產生按鍵信號，存儲單元用於儲存資料，時鐘信號產生電路產生固定週期的時鐘信號。保護電路根據按鍵信號及時鐘信號產生並輸出使能信號或除能信號，從而控制存儲單元開啟或關閉，並在存儲單元開啟時，發送存取信號至存儲單元，以存取存儲單元內的資料。上述電子設備根據按鍵信號及時鐘信號輸出使能信號或除能信號，以控制存儲單元的開啟與關閉，從而防止惡意軟體竊取存儲單元中的資料。
公开号:TW201317784A
申请号:TW100137813
申请日:2011-10-19
公开日:2013-05-01
发明作者:Jr-Fu Juang；Wen-Ching Hsiao；Yu-Jyun Lin
申请人:Hon Hai Prec Ind Co Ltd；
IPC主号:G06F21-00

专利说明:
電子設備
本發明涉及一種電子設備，尤其涉及一種防止資料失竊的電子設備。
目前，隨著智慧手機越來越流行，開放式作業系統，如Android系統也得到了很大的發展，同時伴隨的還有軟體發展者在作業系統中惡意嵌入木馬病毒程式，以在使用者不知情的情況下盜取資料，這給使用者帶來了資訊安全隱患。
有鑑於此，需提供一種能防止資料失竊的電子設備。
本發明實施方式中的電子設備包括用於根據使用者的按壓產生按鍵信號的按鍵電路、用於根據使用者的輸入產生存取信號的處理器、用於儲存資料的存儲單元，以及時鐘信號產生電路及保護電路。該時鐘信號產生電路用於產生固定週期的時鐘信號，該保護電路用於根據該按鍵信號及該時鐘信號產生並輸出使能信號或除能信號，從而控制該存儲單元開啟或關閉，並在該存儲單元開啟時，發送該存取信號至該存儲單元，以存取該存儲單元內的資料。
優選地，該保護電路包括第一反閘、第一延時單元、及閘、第二延時單元、第二反閘、第三反閘及或閘。該第一反閘的輸入端與該按鍵電路相連，以接收該按鍵信號，並將該按鍵信號反相。該第一延時單元與該第一反閘的輸出端及該時鐘信號產生電路相連，用於根據該時鐘信號延時該反相按鍵信號，並且輸出多個延時不同時鐘週期的反相按鍵信號。該及閘的輸入端與該第一延時單元的多個輸出端相連，以接收多個延時不同時鐘週期的反相按鍵信號。該第二延時單元包括兩個輸入端，該第二延時單元的第一輸入端與該及閘的輸出端相連。該第二反閘的輸入端與該第二延時單元的輸出端相連，該第二反閘的輸出端與該第二延時單元的第二輸入端相連。該第三反閘的輸入端與該第二延時單元的輸出端相連，該第三反閘的輸出端輸出使能信號或除能信號，以控制該存儲單元開啟或關閉。該或閘的一輸入端與該第三反閘的輸出端相連，以接收該使能信號或除能信號，該或閘的另一輸入端接收該存取信號，該或閘的輸出端連接該存儲單元。
優選地，該第一延時單元包括第一延時器、第二延時器、及第三延時器。該第一延時器的控制端接收該時鐘信號，該第一延時器的輸入端與該第一反閘的輸出端相連，該第一延時器的輸出端與該及閘的第一輸入端相連。該第二延時器的控制端接收該時鐘信號，該第二延時器的輸入端與該第一延時器的輸出端相連，該第二延時器的輸出端與該及閘的第二輸入端相連。該第三延時器的控制端接收該時鐘信號，該第三延時器的輸入端與該第二延時器的輸出端相連，該第三延時器的輸出端與該及閘的第三輸入端相連。
優選地，該第一延時器為上升沿觸發。
優選地，該第二延時器為上升沿觸發。
優選地，該第三延時器為上升沿觸發。
優選地，該第二延時單元包括第四延時器，該第四延時器的第一輸入端與該及閘的輸出端相連，該第四延時器的第二輸入端及該第二反閘的輸出端相連，該第四延時器的輸出端與該第二反閘的輸入端及該第三反閘的輸入端相連。
優選地，該第四延時器為上升沿觸發。
本發明實施方式中的電子設備根據該按鍵信號及該存取信號輸出使能信號或除能信號，以控制該存儲單元的開啟與關閉，從而防止惡意軟體竊取存儲單元中的資料。
圖1為本發明一實施方式中電子設備10的模組圖。該電子設備10包括處理器20、保護電路30、存儲單元40、按鍵電路50及時鐘信號產生電路60。其中，存儲單元40包括安全數碼卡、SIM卡及記憶體卡等具有資料記憶功能的電路。處理器20用於根據使用者的輸入產生存取信號，以存取存儲單元40內的資料。在本實施方式中，該存取信號為邏輯低電平信號，在使用者試圖存取存儲單元40中的資料時，處理器20產生邏輯低電平的存取信號。按鍵電路50用於根據使用者的按壓產生按鍵信號。該按鍵信號為邏輯低電平信號，即在按鍵電路50的按鍵被按下時，按鍵電路50產生低電平的按鍵信號。時鐘信號產生電路60用於產生固定週期的時鐘信號。保護電路30與處理器20、按鍵電路50、時鐘信號產生電路60及存儲單元40相連，用於根據該按鍵信號及該時鐘信號產生並輸出使能信號或除能信號，從而控制存儲單元40開啟（Open）或關閉（Lock），並在該存儲單元40開啟時，發送該存取信號至存儲單元40，以存取存儲單元40內的資料。在本實施方式中，使能信號為邏輯低電平信號，除能信號為邏輯高電平信號。
在本實施方式中，存儲單元40的初始狀態為關閉狀態，當按鍵電路50在第奇數次被按壓產生維持至少預設個時鐘週期的低電平的按鍵信號時，即使用者按壓按鍵至少為預設個時鐘週期時，保護電路30控制存儲單元40開啟。此時，若處理器20輸出低電平的存取信號，即使用者試圖存取存儲單元40中的資料時，保護電路30輸出低電平的存取信號至存儲單元40，以存取資料。當按鍵電路50在第偶數次被按壓產生維持至少預設個時鐘週期的低電平的按鍵信號時，保護電路30控制存儲單元40關閉，無論處理器20是否輸出低電平的存取信號，即使用者是否試圖存取存儲單元40中的資料，保護電路30均輸出高電平的除能信號至存儲單元40，即無法存取存儲單元40中的資料，從而防止惡意軟體竊取存儲單元40中的資料。
圖2為本發明一實施方式中保護電路30的電路圖。在本實施方式中，保護電路30包括第一反閘300、第一延時單元310、及閘320、第二延時單元340、第二反閘330、第三反閘350及或閘360。第一反閘300的輸入端從按鍵電路50接收該按鍵信號，並將按鍵信號反相。第一延時單元310與第一反閘300的輸出端及時鐘信號產生電路60相連，用於根據該時鐘信號延時該反相按鍵信號，並且輸出多個延時不同時鐘週期的反相按鍵信號。在本實施方式中，第一延時單元310由時鐘信號產生電路60產生的時鐘信號觸發。及閘320的輸入端與第一延時單元310的多個輸出端相連，以接收多個延時不同時鐘週期的反相按鍵信號。第二延時單元340包括兩個輸入端，第一輸入端與及閘320的輸出端相連。第二延時單元340由及閘320的輸出信號觸發。第二反閘330的輸入端與第二延時單元340的輸出端相連，第二反閘330的輸出端與第二延時單元340的第二輸入端相連。第三反閘350的輸入端與第二延時單元340的輸出端相連，輸出端輸出使能信號或除能信號，以控制存儲單元40開啟或關閉。或閘360的一輸入端與第三反閘350的輸出端相連，或閘360的另一輸入端從處理器20接收該存取信號，並輸出存取信號或高電平的除能信號至存儲單元40。
在本實施方式中，存儲單元40的初始狀態為關閉狀態，該使能信號為低電平，該除能信號為高電平，即第二反閘330及第三反閘350輸出端的初始狀態均為高電平。當按鍵電路50在第奇數次被按壓時產生維持至少N個時鐘週期的低電平的按鍵信號時，第一延時單元310輸出N個延時1至N個時鐘週期的高電平的反相按鍵信號，及閘320的輸出信號的電平由低電平轉為高電平，從而第二延時單元340被觸發。第二延時單元340將第二反閘330的輸出端的高電平信號延時後輸出至第二反閘330及第三反閘350的輸入端。第二反閘330及第三反閘350均輸出低電平信號，即保護電路30輸出低電平的使能信號控制存儲單元40開啟。因此，在按鍵電路50在第奇數次被按壓時產生維持至少N個時鐘週期的低電平的按鍵信號後，在處理器20輸出低電平的存取信號，即使用者試圖存取存儲單元40中的資料時，保護電路30輸出低電平的存取信號至存儲單元40，以存取資料。
當按鍵電路50未產生維持至少N個時鐘週期的低電平的按鍵信號時，及閘320的輸出信號為低電平，第二延時單元340不會被觸發，因而，第二反閘330與第三反閘350均保持原有輸出。
在本實施方式中，當按鍵電路50偶數次產生維持至少N個時鐘週期的低電平的按鍵信號時，第一延時單元310輸出N個延時1至N個時鐘週期的高電平的反相按鍵信號，及閘320的輸出信號的電平由低電平轉為高電平，從而第二延時單元340被觸發，並將第二反閘330的輸出端的低電平延時後輸出至第三反閘350，第三反閘350輸出高電平的除能信號，存儲單元40被關閉。因此，在按鍵電路50偶數次產生維持至少N個時鐘週期的低電平的按鍵信號後，無論處理器20是否輸出低電平的存取信號，即使用者是否試圖存取存儲單元40中的資料，保護電路30均輸出高電平的除能信號至存儲單元40，進而防止惡意軟體竊取存儲單元40中的資料，其中N為大於1的任意整數。
在本實施方式中，N的取值取決於第一延時單元310用於將接收的信號延時幾個時鐘週期，例如當第一延時單元用於將接收的信號延時5個時鐘週期時，則N等於5，即使用者的按壓產生的按鍵信號維持至少5個時鐘週期時，第二延時單元340被觸發，保護電路30輸出使能信號或除能信號，以控制存儲單元40被開啟與關閉。
圖3為本發明一實施方式中保護電路30中第一延時單元310及第二延時單元340的具體電路圖。在本實施方式中，第一延時單元310包括第一延時器3101、第二延時器3102、第三延時器3103，分別用於對接收的信號延時固定的時鐘週期，例如1個時鐘週期，則第一延時單元310將接收的信號延時3個時鐘週期，因此，在本實施方式中N等於3。第一延時器3101的一輸入端接收該時鐘信號，第一延時器3101的另一輸入端與第一反閘300的輸出端相連，第一延時器3101的輸出端與及閘320的第一輸入端相連。第二延時器3102的一輸入端接收該時鐘信號，第二延時器3102的另一輸入端與第一延時器3101的輸出端相連，第二延時器3102的輸出端與及閘320的第二輸入端相連。第三延時器3103的一輸入端接收該時鐘信號，第三延時器3103的另一輸入端與第二延時器3102的輸出端相連，第三延時器3103的輸出端與及閘320的第三輸入端相連。
在本實施方式中，第二延時單元340包括第四延時器3400，第四延時器3400的輸入端與及閘320的輸出端及第二反閘330的輸出端相連，第四延時器3400的輸出端與第二反閘330的輸入端及第三反閘350的輸入端相連。第四延時器3400由及閘320的輸出觸發，用於對第二反閘330的輸出信號延時。
在本實施方式中，第一延時器3101至第四延時器3400均為上升沿觸發。
在本實施方式中，保護電路30產生信號的波形圖如圖4所示。當按鍵電路50第一次產生維持T1至T3，即3個時鐘週期的低電平的按鍵信號時，第一延時器3101在T2至T4時間段輸出延時了一個時鐘週期的高電平的反相按鍵信號，第二延時器3102在T3至T5時間段輸出延時了一個時鐘週期的高電平的反相按鍵信號，第三延時器3103在T4至T6時間段輸出延時了一個時鐘週期的高電平的反相按鍵信號信號，即在T4時間段第一延時器3101、第二延時器3102及第三延時器3103均輸出高電平的反相按鍵信號信號。因此，在T4時間段開始時，及閘320輸出信號的電平由低電平變為高電平，從而第四延時器3400被觸發。在T4時間段開始時，第四延時器3400將第二反閘330的輸出端初始狀態的高電平延時一個時鐘週期後輸出至第三反閘350，第三反閘350輸出低電平的使能信號，即保護電路30輸出低電平的使能信號控制存儲單元40開啟。因此在按鍵電路50第一次產生維持3個時鐘週期的低電平的按鍵信號後且下一次維持3個時鐘週期的低電平的按鍵信號產生前，若處理器20輸出低電平的存取信號，即使用者試圖存取存儲單元40中的資料時，保護電路30輸出低電平的存取信號至存儲單元40，以存取資料。
當按鍵電路50未產生維持至少N個時鐘週期的低電平的按鍵信號時，及閘320的輸出信號為低電平，第二延時單元340不會被觸發，因而，第二反閘330與第三反閘350均保持原有的電平。
當按鍵電路50第二次產生維持T6至T8即3個時鐘週期的低電平的按鍵信號時，第一延時器3101在T7至T9時間段輸出延時了一個時鐘週期的高電平的反相按鍵信號，第二延時器3102在T8至T10時間段輸出延時了二個時鐘週期的高電平的反相按鍵信號，第三延時器3103在T9至T11時間段輸出延時了三個時鐘週期的高電平的反相按鍵信號。因此，在T9時間段，及閘320輸出端的電平由低電平變為高電平，從而第四延時器3400被觸發。第四延時器3400將第二反閘330的輸出端的原有的低電平延時了一個時鐘週期後輸出至第三反閘350，第三反閘350輸出高電平的除能信號至存儲單元40，存儲單元40被關閉。因此，在按鍵電路50第二次產生維持3個時鐘週期的低電平的按鍵信號後且下一次維持3個時鐘週期的低電平的按鍵信號產生前，存儲單元40被關閉，無論處理器20是否輸出低電平的存取信號，即使用者是否試圖存取存儲單元40中的資料，保護電路30均輸出高電平的除能信號，進而防止惡意軟體竊取存儲單元40中的資料。
依此類推，第三次產生維持3個時鐘週期的低電平的按鍵信號與第一次產生維持3個時鐘週期的低電平的按鍵信號後的情況相同，存儲單元40被開啟。第四次產生維持3個時鐘週期的低電平的按鍵信號與第二次產生維持3個時鐘週期的低電平的按鍵信號後的情況相同，存儲單元40被關閉。
上述電子設備10的保護電路30根據該按鍵信號及該時鐘信號輸出使能信號或除能信號，以控制存儲單元40是否關閉，從而能夠防止惡意軟體竊取存儲單元40中的資料。
綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上該者僅為本發明之較佳實施例，舉凡熟悉本案技藝之人士，在爰依本案發明精神所作之等效修飾或變化，皆應包含於以下之申請專利範圍內。
10．．．電子設備
20．．．處理器
30．．．保護電路
300．．．第一反閘
310．．．第一延時單元
3101．．．第一延時器
3102．．．第二延時器
3103．．．第三延時器
320．．．及閘
330．．．第二反閘
340．．．第二延時單元
3400．．．第四延時器
350．．．第三反閘
360．．．或閘
40．．．存儲單元
50．．．按鍵電路
60．．．時鐘信號產生電路
圖1為本發明一實施方式中電子設備的模組圖。
圖2為本發明一實施方式中保護電路的電路圖。
圖3為本發明一實施方式中保護電路中第一延時單元及第二延時單元的具體電路圖。
圖4為本發明一實施方式中保護電路產生信號的波形圖。
10．．．電子設備
20．．．處理器
30．．．保護電路
300．．．第一反閘
310．．．第一延時單元
320．．．及閘
330．．．第二反閘
340．．．第二延時單元
350．．．第三反閘
360．．．或閘
40．．．存儲單元
50．．．按鍵電路
60．．．時鐘信號產生電路

权利要求:
Claims (8)
[1] 一種電子設備，包括用於根據使用者的按壓產生按鍵信號的按鍵電路、用於根據使用者的輸入產生存取信號的處理器以及用於儲存資料的存儲單元，其改良在於，該電子設備還包括：時鐘信號產生電路，用於產生固定週期的時鐘信號；及保護電路，用於根據該按鍵信號及該時鐘信號產生並輸出使能信號或除能信號，從而控制該存儲單元開啟或關閉，並在該存儲單元開啟時，發送該存取信號至該存儲單元，以存取該存儲單元內的資料。
[2] 如申請專利範圍第1項所述的電子設備，其改良在於，該保護電路包括：第一反閘，該第一反閘的輸入端與該按鍵電路相連，以接收該按鍵信號，並將該按鍵信號反相；第一延時單元，與該第一反閘的輸出端及該時鐘信號產生電路相連，用於根據該時鐘信號延時該反相按鍵信號，並且輸出多個延時不同時鐘週期的反相按鍵信號；及閘，該及閘的輸入端與該第一延時單元的多個輸出端相連，以接收多個延時不同時鐘週期的反相按鍵信號；第二延時單元，包括兩個輸入端，該第二延時單元的第一輸入端與該及閘的輸出端相連；第二反閘，該第二反閘的輸入端與該第二延時單元的輸出端相連，該第二反閘的輸出端與該第二延時單元的第二輸入端相連；第三反閘，該第三反閘的輸入端與該第二延時單元的輸出端相連，該第三反閘的輸出端輸出使能信號或除能信號，以控制該存儲單元開啟或關閉；及或閘，該或閘的一輸入端與該第三反閘的輸出端相連，以接收該使能信號或除能信號，該或閘的另一輸入端接收該存取信號，該或閘的輸出端連接該存儲單元。
[3] 如申請專利範圍第2項所述的電子設備，其改良在於，該第一延時單元包括：第一延時器，該第一延時器的控制端接收該時鐘信號，該第一延時器的輸入端與該第一反閘的輸出端相連，該第一延時器的輸出端與該及閘的第一輸入端相連；第二延時器，該第二延時器的控制端接收該時鐘信號，該第二延時器的輸入端與該第一延時器的輸出端相連，該第二延時器的輸出端與該及閘的第二輸入端相連；及第三延時器，該第三延時器的控制端接收該時鐘信號，該第三延時器的輸入端與該第二延時器的輸出端相連，該第三延時器的輸出端與該及閘的第三輸入端相連。
[4] 如申請專利範圍第3項所述的電子設備，其改良在於，該第一延時器為上升沿觸發。
[5] 如申請專利範圍第3項所述的電子設備，其改良在於，該第二延時器為上升沿觸發。
[6] 如申請專利範圍第3項所述的電子設備，其改良在於，該第三延時器為上升沿觸發。
[7] 如申請專利範圍第2項所述的電子設備，其改良在於，該第二延時單元包括第四延時器，該第四延時器的第一輸入端與該及閘的輸出端相連，該第四延時器的第二輸入端及該第二反閘的輸出端相連，該第四延時器的輸出端與該第二反閘的輸入端及該第三反閘的輸入端相連。
[8] 如申請專利範圍第7項所述的電子設備，其改良在於，該第四延時器為上升沿觸發。

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TW100137813A|TWI443518B|2011-10-19|2011-10-19|電子設備|TW100137813A| TWI443518B|2011-10-19|2011-10-19|電子設備|

US13/653,433| US8914907B2|2011-10-19|2012-10-17|Electronic device for protecting data|

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